Puntos clave:
El chip Kirin 2026 de Huawei iguala la densidad de transistores de 5nm de TSMC mediante plegado lógico, sorteando la necesidad de litografía EUV avanzada.
El chip Kirin 2026 de Huawei alcanza una densidad de transistores de 175,39 millones por milímetro cuadrado — igualando el proceso planar de 5nm de TSMC — al dividir los circuitos lógicos en dos obleas apiladas, sorteando los equipos de litografía EUV a los que no tiene acceso.
"Los sistemas electrónicos del futuro deberían guiarse por la escala temporal, no por la escala geométrica", escribió He Tingbo, presidente del negocio de semiconductores de Huawei, en la edición V2 del documento de la Ley de Tao publicado el 8 de julio. El marco se basa en 381 chips producidos durante seis años.
El Kirin 2026 consume el 59% de la potencia de su predecesor, el Kirin 9030 Pro, con un rendimiento equivalente, al tiempo que reduce el voltaje de alimentación en 0,2 voltios. Su densidad de transistores de 175,39 MTr/mm² según el estándar de la industria se sitúa en el límite superior del rango de 5nm de TSMC, de 138,2 a 171,3 MTr/mm² — una mejora de una sola iteración que, según Huawei, tradicionalmente habría requerido tres años de escalado geométrico.
Este avance amenaza con reconfigurar el panorama competitivo de los chips para teléfonos inteligentes e IA, lo que podría presionar a TSMC y Samsung Foundry para que aceleren sus propias hojas de ruta de apilamiento 3D. Para los socios de la cadena de suministro de Huawei, incluida Semiconductor Manufacturing International Corp., valida una ruta alternativa para lograr un rendimiento avanzado de chips sin herramientas de litografía de vanguardia.
El plegado lógico como solución a nivel de sistema
La innovación central, que Huawei denomina "plegado lógico", distribuye registros y circuitos lógicos en dos obleas apiladas conectadas mediante interconexiones verticales de unión híbrida. A diferencia del apilamiento vertical de DRAM en HBM, el plegado lógico divide componentes lógicos funcionales en múltiples capas de obleas para lograr un diseño jerárquico optimizado. Huawei describe el enfoque como convertir una casa de una planta en un dúplex de dos plantas sin cambiar los materiales de construcción — sin reducción de transistores, sin litografía avanzada, solo una reorganización de los componentes existentes.
La técnica apunta a lo que Huawei denomina la constante de tiempo a nivel de circuito (τ_circuit) en su marco de la Ley de Tao, que descompone la temporización del sistema en cuatro subconstantes acopladas en los niveles de transistor, circuito, chip y sistema. Al reemplazar las largas trazas metálicas que atraviesan un chip con canales verticales cortos entre capas, el plegado lógico reduce los retardos de propagación de la señal sin necesidad de transistores más densos.
Huawei enfatizó que el Kirin 2026 utiliza una implementación conservadora, lo que sugiere un margen significativo para mayores ganancias de densidad. La empresa proyecta que la densidad de transistores alcanzará los 400 MTr/mm² (294,8 MTr/mm² según el estándar de la industria) para 2035, con el plegado lógico permitiendo frecuencias de núcleo de CPU superiores a 4 gigahercios.
De los SoC móviles a los centros de datos de IA
Los mismos principios de escalado temporal se extienden a aplicaciones de centros de datos de IA, donde Huawei señaló que más del 80% de la energía se consume en la transferencia de datos y más del 70% del costo del sistema se destina al almacenamiento de datos. La implementación para centros de datos de la empresa emplea una arquitectura de Bus Unificado, un motor óptico cercano al encapsulado llamado Hi-ONE y una topología de encapsulado 3D Folding para comprimir las constantes de tiempo de comunicación a nivel de sistema.
La hoja de ruta de Huawei muestra que el acelerador de IA Ascend 990 introducirá el plegado lógico después de 2030, y se espera que la integración de hardware — combinando apilamiento 3D, integración de E/S a nivel de encapsulado e interconexión a nivel de sistema — se multiplique por más de 100 para 2035. El cronograma sugiere que Huawei está posicionando su metodología de escalado alternativo para desafiar el dominio de Nvidia en el mercado chino de chips de IA, donde los controles de exportación ya han restringido el acceso a los productos más avanzados de Nvidia.
El documento de la Ley de Tao reconoce importantes desafíos pendientes, incluida la falta de soporte nativo de herramientas EDA y la variación de procesos derivada de la unión de obleas de diferentes lotes. "Quedan muchas preguntas abiertas, y ninguna organización puede abordarlas por sí sola", escribió He, enmarcando el documento como "un informe de campo y una invitación" para una participación más amplia de la industria.
Para los inversores, las implicaciones son ambivalentes. TSMC, que cotiza a 18 veces las ganancias futuras, se enfrenta a una posible erosión a largo plazo de su prima de nodo de proceso si la metodología de escalado alternativo de Huawei gana adopción en la industria. Nvidia, a 35 veces las ganancias futuras, podría ver su participación en los ingresos de China aún más comprimida a medida que Huawei desarrolla aceleradores de IA competitivos. Pero el riesgo a corto plazo sigue siendo limitado: el plegado lógico requiere tasas de rendimiento de unión híbrida y soporte de herramientas EDA que Huawei aún no ha demostrado completamente a escala.
Este artículo es solo con fines informativos y no constituye asesoramiento de inversión.
