Points clés à retenir :
IBM Research a produit la première architecture de puce sub-1 nanomètre au monde, concentrant près de 100 milliards de transistors sur une puce de la taille d'un ongle et repoussant la feuille de route des semi-conducteurs dans l'ère de l'angström.
La nouvelle architecture nanostack d'IBM, construite au nœud 0,7 nanomètre, offre jusqu'à 50 % de performances supérieures ou 70 % d'efficacité énergétique en plus par rapport à son prédécesseur en 2 nm — un bond qui pourrait remodeler l'économie des centres de données d'IA.
« Ce n'est pas simplement une étape incrémentale, c'est un bond significatif vers l'avant, pointant vers un avenir où l'informatique devient considérablement plus puissante sans augmentation correspondante de la consommation d'énergie », a déclaré Jay Gambetta, directeur d'IBM Research et IBM Fellow.
La conception nanostack empile les transistors verticalement plutôt que de les disposer côte à côte, permettant ainsi près du double de la densité de transistors par rapport à la puce au nœud 2 nm présentée par IBM en 2021. IBM a également démontré une amélioration de 40 % de la réduction d'échelle SRAM, une mesure critique pour les charges de travail d'IA qui dépendent d'une mémoire à large bande passante et à faible latence. L'architecture permet de concevoir les transistors supérieurs et inférieurs séparément avec différents matériaux, débloquant des optimisations de performance et de puissance impossibles dans les conceptions planaires conventionnelles.
IBM ne fabrique plus de puces commercialement — elle a quitté la fabrication en 2015 en transférant ses usines à GlobalFoundries — mais son pipeline de recherche a historiquement défini la direction de toute l'industrie. La technologie nanosheet, qu'IBM a pionnière, sous-tend désormais toutes les puces avancées en 3 nm et 2 nm de TSMC et Samsung Foundry. Si le nanostack suit la même trajectoire, il pourrait influencer la prochaine décennie de conception de puces pour Nvidia, AMD et Intel.
Comment fonctionne le Nanostack
L'unité de base de l'architecture nanostack d'IBM se compose de deux transistors empilés et liés ensemble, chacun contenant trois nanosheets individuellement épais de 5 nanomètres — soit environ 15 rangées d'atomes de silicium. En décalant les transistors dans la dimension verticale, IBM ajoute effectivement un troisième axe à la réduction d'échelle des puces que l'industrie a largement épuisée en deux dimensions depuis l'invention du transistor en 1959.
« Ce sera la première fois dans notre industrie que nous sommes capables d'empiler et de décaler des transistors dans une direction verticale », a déclaré Huiming Bu, vice-président de la recherche et du développement technologique du silicium chez IBM.
Cette approche répond à un problème fondamental : la miniaturisation traditionnelle des transistors a atteint des limites atomiques, et la réduction d'échelle SRAM — la capacité à réduire les cellules mémoire les plus proches du processeur — avait ralenti à seulement quelques pour cent entre les générations 3 nm et 2 nm. L'amélioration de 40 % de la SRAM par IBM grâce à des cellules bit à canaux décalés représente un changement de paradigme dans un domaine où les progrès étaient presque au point mort.
Le lien avec les centres de données d'IA
Le timing de cette percée coïncide avec un point d'inflexion dans les dépenses d'infrastructure d'IA. Le GPU Blackwell de Nvidia, construit sur le nœud 4 nm de TSMC, et la prochaine plateforme Rubin en 3 nm, se heurtent tous deux aux contraintes de puissance et thermiques dans les centres de données. Les hyperscalers, dont Microsoft, Amazon et Alphabet, dépensent des dizaines de milliards annuellement en clusters de GPU, où les coûts énergétiques sont devenus une contrainte majeure à l'expansion.
« Tout le monde exige plus de performances, mais personne ne veut payer la facture d'électricité », a déclaré Bu.
Les améliorations SRAM d'IBM sont particulièrement pertinentes car de nombreuses puces d'IA consacrent de grandes parties de la surface de la puce à la mémoire embarquée pour réduire les mouvements de données — l'une des plus grandes sources de consommation d'énergie dans l'inférence IA. Des conceptions SRAM plus efficaces pourraient augmenter la capacité du cache et réduire la nécessité de transférer des données entre les processeurs et la mémoire externe, réduisant directement le coût total de possession pour les charges de travail d'IA.
Chemin vers la commercialisation
IBM a précisé que la technologie reste en phase de recherche, l'adoption la plus précoce au nœud sub-1 nm étant attendue dans les cinq ans. L'entreprise travaille avec des partenaires, dont le japonais Rapidus, sur la fabrication en 2 nm et se prépare à utiliser les outils de lithographie EUV High NA d'ASML dans son installation d'Albany, New York — un équipement essentiel pour imprimer les motifs de circuits ultra-précis requis par le nanostack.
Gambetta a refusé de nommer des partenaires commerciaux spécifiques mais a déclaré que l'architecture est suffisamment générique pour s'appliquer aux CPU, GPU et processeurs mobiles. « D'ici une décennie, cela deviendra un autre courant dominant que nous avons inventé et aidé l'industrie à transformer », a déclaré Bu.
Pour les investisseurs, la question est de savoir si le nanostack suivra le scénario des nanosheets — où la recherche d'IBM est devenue la norme industrielle adoptée par TSMC et Samsung — ou restera une curiosité de laboratoire. Les actions IBM se négocient à environ 22 fois les bénéfices à terme, la valorisation du titre étant davantage portée par ses activités de logiciels et de conseil que par sa propriété intellectuelle en semi-conducteurs. Un pipeline de licences réussi pour le nanostack pourrait ajouter une nouvelle source de revenus, bien que la société n'ait divulgué aucun accord de licence.
Cet article est fourni à titre informatif uniquement et ne constitue pas un conseil en investissement.
