TSMC vise 2028 pour le CoPoS alors que la puce Feynman de NVIDIA approche de ses débuts

Le CoPoS, technologie de packaging avancé de TSMC visant une production de masse au second semestre 2028, a pour objectif de résoudre l'économie du packaging des puces IA dépassant 9,5 fois la limite standard du réticule, selon un rapport de recherche de l'analyste Ming-Chi Kuo.

« CoPoS est conçu pour améliorer l'économie de production de masse du packaging des puces IA ultra-larges », a déclaré Kuo dans le rapport. La technologie utilise un substrat en verre à trois couches — un noyau de verre pris en sandwich entre des couches de construction ABF des deux côtés — avec la fabrication de Through Glass Via, le remplissage de cuivre et la métallisation comme principales étapes du processus.

Les panneaux de verre utilisés en production mesurent 510 sur 515 millimètres, qui sont ensuite découpés en substrats individuels à noyau de verre. Kuo a spécifiquement abordé trois idées reçues courantes : le verre dans CoPoS ne fonctionne pas comme un interposeur, il ne remplace pas l'ABF (les deux matériaux coexistent dans l'empilement), et les puces sont attachées à la surface de la couche de construction ABF plutôt que directement sur le verre.

L'architecture Feynman de nouvelle génération de NVIDIA est positionnée comme le premier adoptant probable du CoPoS, prolongeant un partenariat qui fait déjà de TSMC le seul fabricant des accélérateurs IA de NVIDIA. Le calendrier s'aligne sur la fenêtre de lancement prévue pour Feynman, bien que NVIDIA n'ait pas encore confirmé publiquement les spécifications de packaging de la puce.

CoPoS face à la feuille de route actuelle du packaging

TSMC développe simultanément ses plateformes CoWoS et SoIC actuelles à des taux de croissance annuels composés respectifs de 80 % et 90 % jusqu'en 2027, selon les informations divulguées par l'entreprise lors de son récent Symposium technologique. Le fondeur exploite 11 installations de packaging avancé à travers Taïwan, dont le site AP7 à Chiayi — qui devrait devenir son plus grand campus SoIC — et AP8, une ancienne usine LCD reconvertie qui pourrait dépasser 40 000 tranches par mois de capacité CoWoS d'ici fin 2026.

CoPoS représente un pari à plus long terme sur les substrats à base de verre pour les charges de travail IA les plus exigeantes. Alors que CoWoS reste la norme industrielle pour les processeurs IA actuels, les conceptions de puces dépassent les limites d'un seul réticule à mesure que les matrices dépassent 500 millimètres carrés — une catégorie dont les expéditions devraient croître de six fois entre 2022 et 2026, selon les données de TSMC.

Kuo s'attend à ce que l'avantage concurrentiel de TSMC dans le packaging avancé se maintienne au moins jusqu'en 2032, un calendrier qui laisse à l'entreprise la marge nécessaire pour déployer CoPoS en parallèle de ses nœuds de gravure N2 et A14. TSMC monte en puissance sur la production N2 sur cinq phases d'usine au cours de sa première année, visant une augmentation de capacité annuelle de 70 % pour N2 et A16 jusqu'en 2028.

Pour les investisseurs, la feuille de route CoPoS renforce le pouvoir de fixation des prix de TSMC et le verrouillage de sa clientèle sur le segment le plus avancé du marché du packaging. NVIDIA, qui représentait environ 15 % à 20 % du chiffre d'affaires 2025 de TSMC, bénéficie d'une voie de packaging dédiée pour ses produits aux marges les plus élevées. TSMC se négocie à environ 18 fois les bénéfices à terme, une prime par rapport à Samsung Electronics mais une décote par rapport à ASML, reflétant l'attente du marché selon laquelle sa domination dans le packaging soutiendra l'expansion des marges, même si Intel Foundry et Samsung Foundry tentent de réduire l'écart.

Cet article est fourni à titre informatif uniquement et ne constitue pas un conseil en investissement.