화웨이, 제재 우회하는 새로운 설계로 2031년까지 1.4nm 칩 구현 목표

(P1) 중국의 거대 기술 기업 화웨이가 2031년까지 1.4나노미터 칩의 성능을 구현할 수 있다고 주장하는 새로운 칩 설계 프레임워크를 공개했습니다. 이는 전 세계에서 가장 진보된 제조 장비에 대한 접근을 차단하는 미국의 제재를 피하기 위한 조치입니다.

(P2) "지난 6년 동안 저는 어떻게 살아남아 다시 정상에 올랐느냐는 질문을 자주 받았습니다." 화웨이의 하이실리콘 반도체 부문 의장인 허팅보는 상하이에서 열린 국제 회로 및 시스템 심포지엄 발표에서 이같이 말했습니다.

(P3) 이 새로운 방식은 트랜지스터 크기를 줄이는 것보다 신호 속도를 우선시하는 '타우 스케일링 법칙(Tau Scaling Law)'으로 업계의 오랜 무어의 법칙을 대체합니다. 이는 논리 회로를 물리적으로 쌓는 독점 기술인 '로직폴딩(LogicFolding)' 아키텍처를 통해 실행됩니다. 회사는 381개의 실험용 칩으로 이 기술을 검증했다고 밝혔습니다. 이 설계를 사용하는 첫 번째 상업용 프로세서는 이번 가을에 데뷔할 새로운 기린(Kirin) 칩이 될 것입니다.

(P4) 이 발표로 중국 칩 제조업체들의 주가는 급등했으며, 중芯국제(SMIC)와 화훙반도체는 홍콩 거래에서 거의 15% 상승했습니다. 이러한 발전은 기술 자급자족을 위한 중국의 추진력에서 잠재적인 돌파구를 의미하며, 인공지능과 첨단 컴퓨팅 분야의 패권을 둘러싼 미국과의 치열한 경쟁을 심화시킵니다.

### 첨단 칩을 향한 새로운 길

화웨이의 발표는 가장 큰 장벽이었던 극자외선(EUV) 노광 장비에 대한 접근성 부족을 해결할 수 있는 실행 가능한 우회로를 찾았음을 시사합니다. 네덜란드 기업 ASML이 주로 제작하는 이 정교한 도구는 5나노 공정 이하의 칩을 대량 생산하는 데 필수적인 것으로 간주됩니다. 미국의 수출 통제는 화웨이와 파운드리 파트너인 SMIC를 포함한 모든 중국 기업이 EUV 시스템을 확보하는 것을 효과적으로 차단해 왔습니다.

더 작은 공간에 더 많은 트랜지스터를 밀어 넣는 데 집중하는 무어의 법칙의 기하학적 스케일링을 추구하는 대신, 화웨이의 '시간적 스케일링' 프레임워크는 데이터가 칩을 가로질러 이동하는 속도를 최적화합니다. 이중 레이어 프레임워크에서 회로를 접고 쌓음으로써 내부 배선을 단축하여 신호 지연을 줄입니다. 화웨이는 이것이 큰 효율성 이득을 가져온다고 주장하지만, 성능 지표에 대한 구체적인 테스트 조건은 공개하지 않았습니다.

### 경쟁 일정 및 투자자 반응

2031년까지 1.4나노급 칩을 구현하겠다는 목표는 2028년까지 1.4나노 공정에 도달할 것으로 예상하는 업계 선두주자인 TSMC의 현재 공표된 로드맵보다 약 3년 뒤처진 것입니다. 그러나 성공한다면, 제재를 받고 있는 중국의 기술 챔피언인 화웨이에게는 기념비적인 성과가 될 것이며 미국의 규제 영향을 크게 완화할 것입니다.

Omdia의 분석가 Lian Jye Su는 월스트리트 저널에 "이것은 앞으로 나아갈 대안적인 길이며, 공급망 문제에 직면한 화웨이가 찾아낸 돌파구"라고 말했습니다.

투자자들은 이 기술을 국내 반도체 생태계 전체의 촉매제로 보고 즉각적인 열광을 보였습니다. SMIC의 주가 급등은 이 회사가 화웨이의 새로운 설계의 주요 제조업체가 될 것이라는 기대를 반영합니다. 이러한 발전은 현재 AI 혁명을 주도하고 있는 첨단 GPU를 보유한 TSMC, 삼성전자, 엔비디아와 같은 글로벌 리더들에게 장기적인 경쟁 과제를 제기합니다. 화웨이는 로직폴딩 아키텍처를 어센드(Ascend) AI 프로세서에 적용하여 2030년까지 데이터 센터에 배치할 계획입니다.

이 기사는 정보 제공 목적으로만 작성되었으며 투자 조언을 구성하지 않습니다.