三家企業採用Cadence-三星2nm平台設計AI晶片

Cadence Design Systems 與三星晶圓代工廠（Samsung Foundry）已針對三星第二代 2nm 製程，完成全面性記憶體與介面 IP 組合的認證，打造出一個可供 AI 基礎設施及物理 AI 晶片（涵蓋資料中心、邊緣運算與智慧裝置）直接簽核（signoff-ready）的設計平台。

Cadence 矽解決方案集團資深副總裁兼總經理 Boyd Phelps 表示：「AI 基礎設施與物理 AI 正推動業界邁入先進節點與 3D-IC 設計，對容量、整合度與簽核信心的要求遠超以往。」

這項多年期協議擴大了 Cadence 的 IP 產品組合，納入支援 Nvidia NVLink-C2C 互連及 CUDA-X GPU 加速函式庫，涵蓋第二代 2nm 節點上的高速 SerDes、PCIe、UCIe 及所有主要記憶體介面。Cadence 的代理式 AI 數位、客製化、3D-IC 及系統設計與分析流程——包括 Innovus Implementation System、Virtuoso Studio 及 Integrity 3D-IC Platform——現已通過該節點認證，並支援採用混合銅鍵合技術的三星 3D Cube-H 設計。

此項合作之際，台積電（TSMC）2026 年前五座全產能運轉的晶圓廠已將所有 2nm 晶圓預訂一空，凸顯市場對先進節點製造的旺盛需求。三星第二代 2nm 製程為晶片設計者提供了替代晶圓代工夥伴的選擇，而此刻AI晶片供應正是超大規模資料中心擴張計畫的主要瓶頸。

Nvidia 與 Ambarella 領銜客戶名單

Nvidia 正利用該平台透過 NVLink-C2C 及 CUDA-X GPU 加速技術，實現高頻寬互連，這些是打造下一代加速運算系統的基礎技術。Nvidia 運算工程副總裁兼總經理 Timothy Costa 表示，在三星 2nm 平台上使用 GPU 加速設計流程，正「優化下一代 AI 架構與高頻寬互連的效能與交付」。

Ambarella 則正針對機器人、無人機、自主機器及先進感測應用，開發其下一代 2nm 邊緣 AI 平台。該公司在三星節點上採用 Cadence 的 PCIe 5.0 IP。Ambarella 營運長 Chan Lee 指出，擁有「可簽核、經共同優化的 IP 與工具解決方案，加上穩健且經生產驗證的設計套件與 PDK」，讓公司能降低風險並加速低功耗 AI 感知與物理 AI 運算的創新步伐。

物理AI為晶圓代工戰局開闢新戰線

三星正透過與 Cadence 共同開發的晶片堆疊（chiplet）平台，擴大在物理 AI 半導體領域的代工佈局，目標鎖定機器人、汽車系統、無人機及工業自動化晶片。第二代 2nm 節點實現了多項關鍵設計功能，包括佈局與繞線流程中的突波功耗最佳化，以及智慧階層式流程，以達成最佳效能、功耗與面積。

擴大的認證範圍亦涵蓋三星的 3D Cube-H 設計，提供完整的系統規劃、實現與簽核流程，用於混合銅鍵合技術，其中包括 Cadence Cerebrus Intelligent Chip Explorer 與 Integrity 3D-IC Platform。該平台具備矽中介層自動繞線與最佳化功能，確保分析、簽核與驗證之間更緊密的連結。

Cadence 與三星晶圓代工廠將在三星先進晶圓代工生態系統 2026 年活動中重點展示這項深化合作，會中將舉行技術講座與示範，展示針對 GPU 加速 AI 工作負載的第二代 2nm 及 3D-IC 設計流程。

對投資人而言，這項深化合作強化了 Cadence 在半導體設計生態系統中的競爭護城河。由於晶片設計者競相在先進節點上完成日益複雜的設計定案，Cadence 股價已受惠於 AI 基礎設施的建置熱潮。此合作同時顯示三星認真看待與台積電在 AI 晶片製造領域的競爭，此市場隨著超大規模資料中心業者及 AI 公司爭搶產能，每年可能價值數百億美元。

本文僅供資訊參考，不構成投資建議。