IBM dévoile une puce sub-1 nm avec un gain de performance de 50 % par rapport au nœud 2 nm

L'architecture nanostack d'IBM intègre près de 100 milliards de transistors sur une puce de la taille d'un ongle, prolongeant la loi de Moore dans l'ère des angströms.

IBM a dévoilé la première technologie de puce sub-1 nanomètre de l'industrie des semi-conducteurs, une architecture à transistors empilés verticalement qui concentre près de 100 milliards de transistors sur une puce de la taille d'un ongle — soit près du double de la densité de son nœud 2 nm.

« Ce n'est pas simplement une amélioration progressive, c'est un bond en avant significatif, qui annonce un avenir où l'informatique deviendra bien plus puissante sans augmentation correspondante de la consommation d'énergie », a déclaré Jay Gambetta, directeur d'IBM Research et IBM Fellow.

Le nœud de 0,7 nanomètre, soit 7 angströms, offre jusqu'à 50 % de performances supérieures ou 70 % d'efficacité énergétique en plus par rapport aux puces du nœud 2 nm d'IBM introduites en 2021, selon les résultats techniques publiés. L'architecture nanostack s'appuie sur la technologie des nanofeuillets — qu'IBM a pionnière et qui est devenue la norme industrielle pour les puces 3 nm et 2 nm chez TSMC et d'autres fondeurs — en empilant les transistors verticalement plutôt qu'en réduisant les motifs sur la surface du wafer.

Cette percée prolonge la feuille de route des semi-conducteurs d'au moins une décennie supplémentaire, menaçant d'élargir l'écart technologique pour les concurrents qui continuent à dimensionner les transistors à nanofeuillets en deux dimensions. IBM prévoit une adoption commerciale d'ici cinq ans et une production de masse d'ici dix ans, ce qui pourrait remodeler la dynamique concurrentielle entre TSMC, Samsung Foundry et Intel.

La conception nanostack utilise une intégration 3D séquentielle pour lier deux transistors — chacun contenant trois nanofeuillets de 5 nanomètres d'épaisseur, soit l'équivalent d'environ 15 rangées d'atomes de silicium — en une seule unité empilée. Cette architecture permet de concevoir séparément les transistors supérieur et inférieur avec des matériaux différents, autorisant des optimisations de performance et de consommation impossibles dans les structures planaires conventionnelles.

Les chercheurs d'IBM ont démontré la viabilité de la technologie via le fonctionnement fonctionnel d'un inverseur CMOS avec des performances de commutation attendues, présenté au symposium 2025 de l'IEEE sur la technologie et les circuits VLSI. Lors du symposium VLSI 2026, l'entreprise a présenté une amélioration de 40 % du dimensionnement SRAM grâce à une conception à canaux décalés qui réduit la hauteur des bit-cells — un développement que Gambetta a jugé potentiellement significatif pour les charges de travail d'IA nécessitant une mémoire à haute bande passante et à haute efficacité proche des ressources de calcul.

Cette avancée en matière de dimensionnement SRAM répond à un goulot d'étranglement croissant dans la conception des puces d'IA. Le dimensionnement SRAM ne s'est amélioré que de quelques pour cent entre les générations 3 nm et 2 nm, a déclaré Gambetta, faisant du gain de 40 % un changement structurel pour les architectes de puces concevant des accélérateurs d'IA qui dépendent fortement de la mémoire embarquée pour réduire les mouvements de données — l'une des plus grandes sources de consommation d'énergie dans l'inférence d'IA.

Huiming Bu, vice-président de la recherche et du développement en technologie du silicium chez IBM, a déclaré que l'industrie a largement dimensionné les transistors en deux dimensions depuis l'invention du transistor à effet de champ métal-oxyde-semiconducteur en 1959. « Ce sera la première fois dans notre industrie que nous serons capables d'empiler et de décaler des transistors dans une direction verticale », a-t-il déclaré.

Les travaux sont menés au centre de recherche sur les semi-conducteurs d'IBM à Albany, dans l'État de New York, où l'entreprise et ses partenaires — notamment Lam Research, Tokyo Electron et SCREEN Semiconductor Solutions — se préparent à déployer la lithographie ultraviolette extrême à haute ouverture numérique (High NA EUV) d'ASML Holding NV. IBM a indiqué que la High NA EUV sera cruciale pour le futur dimensionnement logique et pourrait également améliorer la technologie des nanofeuillets avant que le nanostack n'atteigne la production.

IBM n'a pas dévoilé de partenaires commerciaux pour le nanostack, bien qu'il travaille avec le japonais Rapidus Corp. sur la fabrication en 2 nm. L'historique de l'entreprise en matière de licence de sa technologie de puces à des partenaires comme Samsung suggère un modèle similaire pour le nanostack. TSMC, qui a développé indépendamment les transistors à nanofeuillets pour son nœud 2 nm après les travaux pionniers d'IBM, est sous pression pour développer sa propre solution d'empilement 3D afin de rester compétitif.

Pour les investisseurs, les implications couvrent plusieurs valeurs. La percée d'IBM pourrait pousser TSMC et Intel à accélérer leurs propres feuilles de route sub-1 nm, augmentant potentiellement les dépenses de R&D dans l'ensemble de l'industrie. Si le nanostack offre le gain de performance projeté de 50 %, cela pourrait modifier les décisions d'approvisionnement des opérateurs de cloud hyperscale — Amazon, Microsoft et Google — qui dépensent des dizaines de milliards par an en puces d'IA. IBM elle-même, bien que n'étant pas un fabricant commercial de puces, pourrait générer des revenus de licence grâce à cette architecture, bien que l'entreprise n'ait pas divulgué de conditions financières.

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