華為目標 2031 年實現 1.4nm 晶片，利用全新設計規避美國制裁

(P1) 中國科技巨頭華為技術有限公司披露了一種全新的晶片設計框架，聲稱到 2031 年將能達到 1.4 納米晶片的性能。此舉旨在規避美國限制其獲取全球最先進製造設備的制裁。

(P2) 「在過去的六年裏，我經常被問到……你們是如何生存下來並重返巔峰的？」華為海思半導體董事長何庭波在上海舉行的國際電路與系統研討會上的演講中表示。

(P3) 這種新方法用「陶氏縮放定律」（Tau Scaling Law）取代了行業長期遵循的摩爾定律，該定律將訊號速度置於縮小電晶體尺寸之上。這是通過專有的「邏輯折疊」（LogicFolding）架構實現的，該架構將邏輯電路進行物理堆疊。該公司表示，已通過 381 塊實驗晶片驗證了這一技術。首款採用該設計的商用處理器將是於今年秋季亮相的新款麒麟（Kirin）晶片。

(P4) 該公告帶動中國晶片製造商股價飆升，中芯國際（SMIC）和華虹半導體在香港股市上漲近 15%。這一進展標誌著中國在推動技術自給自足方面可能取得突破，並加劇了中美之間在人工智能和先進計算主導地位上的激烈競爭。

### 通往先進晶片的新路徑

華為的公告表明，它可能已經找到了繞過其面臨的最重大障礙的可行方案：即無法獲取極紫外（EUV）光刻機。這些由荷蘭艾司摩爾（ASML Holding NV）生產的高端工具被認為是量產 5 納米及以下節點晶片的必備設備。美國的出口管制實際上已切斷了包括華為及其代工夥伴中芯國際在內的所有中國企業獲取 EUV 系統的渠道。

華為的「時間縮放」框架並非追求摩爾定律的幾何縮放（即在更小空間內塞入更多電晶體），而是優化數據在晶片上的移動速度。通過在雙層框架中折疊和堆疊電路，該公司縮短了內部佈線以減少訊號延遲。儘管華為聲稱這帶來了顯著的效率提升，但並未披露其性能指標具體的測試條件。

### 競爭時間表與投資者反應

華為 2031 年實現 1.4 納米等效晶片的目標比行業領頭羊台積電（TSMC）目前的公開路線圖晚了大約三年，台積電預計將在 2028 年達到 1.4 納米節點。然而，如果成功，這將是這家受制裁的中國科技巨頭取得的一項里程碑式成就，將顯著減輕美國限制帶來的影響。

「這是一種替代性的前進路徑，也是華為在面臨供應鏈挑戰時成功找到的突破口，」Omdia 分析師 Lian Jye Su 向《華爾街日報》表示。

投資者對此反應迅速且熱烈，將該技術視為整個國內半導體生態系統的催化劑。中芯國際股價的飆升反映了市場對其將成為華為新設計主要代工廠的預期。這一進展對台積電、三星電子和輝達等全球領導者構成了長期競爭挑戰，後者的先進 GPU 目前正驅動著人工智能革命。華為計劃將 LogicFolding 架構應用於其昇騰（Ascend）人工智能處理器，目標是到 2030 年部署在數據中心。

本文僅供參考，不構成投資建議。